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[IT뉴스][테크서밋 2026]TEL, “AI 시대 반도체 생존 전략은 '에너지 효율성'…소자·패키징·시스템 전방위 혁신”

온카뱅크관리자

2026-10-29 17:07:26

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 전자신문 테크 서밋 2026 2일차 행사가 29일 서울 여의도 콘래드 호텔에서 열렸다. 이선길 도쿄일렉트론코리아 기술총괄부문장이 'AI 시대 반도체의 도전과 과제'를 주제로 발표하고 있다. 김민수기자 mskim@etnews.com
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 인공지능(AI) 시대 가속화와 함께 급증하는 전력 소비와 발열 문제 등 '에너지 효율성'이 최우선 과제라는 진단이 나왔다. TEL은 에너지 효율성 문제를 해결하기 위한 반도체 소자, 공정, 패키징, 시스템 아키텍처 전반에 걸친 기술 진화가 필요하다고 강조했다.
 이선길 도쿄일렉트론코리아(TEL) 기술총괄부문장(CTO)은 29일 전자신문 주최로 열린 '테크서밋 2026'에서 “반도체 개발 및 공정의 최우선 과제는 '에너지 효율성(Energy Efficiency)'으로, 전력 공급 이슈와 발열 문제가 가장 큰 이유“라고 밝혔다.
 현재 미국 데이터센터가 소비하는 전력 비중이 과거 2~3% 수준에서 최근 3~7%로 급증했으며, 2030년에는 10% 중후반대에 이를 것으로 전망되고 있다.
 이 때문에 발전소를 무작정 늘릴 수 없는 상황에서 디바이스 차원에서 칩 발열과 누설 전력을 근본적으로 제어하지 못하면 데이터센터 운영이 난항을 겪을 것이라는 지적이다.
 이 CTO는 반도체 전력 이슈에 대해 소재·배선 공정 진화, 첨단패키징, 시스템 등 크게 세 가지 접근이 이뤄지고 있다고 제시했다.
 미세화 한계로 인한 '전력의 벽'이 대표적이다. 반도체 칩에 들어가는 트랜지스터가 매 2년마다 2배로 증가한다는 '무어의 법칙' 이후 소자 크기를 줄이면 전압과 발열량이 비례해서 줄어드는 '데나드 스케일링 법칙'이 작동하며 평탄한 시기를 거쳤으나, 미세화 한계로 오프 상태 누설 전류가 폭증했다는 설명이다.
 패키지 레벨에서는 실리콘 인터포저 기반을 넘어 데이터 전송 손실을 최소화하는 실리콘 포토닉스 코패키징(CPO)과 유기 인터포저, 패널 레벨 패키징(PLP)으로 발전하고 있다.
 시스템 및 메모리 아키텍처 측면에서도 거대한 패러다임 전환이 일어나고 있다. 범용 CPU 중심에서 병렬 연산 중심 그래픽처리장치(GPU), 그리고 AI 연산에 특화된 텐서처리장치(TPU)·신경망처리장치(NPU) 등 특정 업무 특화 프로세서 조합이 투자 대비 수익률(ROI)과 에너지 효율 측면에서 필수가 됐다.
 이 CTO는 TEL이 이같은 이슈에 맞춰 준비 중인 솔루션에 대해서도 소개했다. TEL은 배선 공정에서 기존 구리(Cu) 배선의 저항 한계를 극복하기 위해 루테늄(Ru) 같은 신금속을 최적화해 초미세 피치 구현에 힘을 주고 있다. 또 배선 사이를 공기층으로 만드는 에어갭(Air Gap) 기술을 통해 기생 용량을 약 50% 줄였다.
 패키지 레벨에서는 디스플레이와 반도체 장비 노하우를 바탕으로 웨이퍼 퓨전 본더, 파티클을 줄인 극단적 레이저 리프트오프, 레이저 엣지 트리밍 등 장비 포트폴리오를 확보하고 있다.
 메모리 측면에서는 고성능 메모리를 실제로 구현하기 위한 공정 혁신 기술들을 소개했다. DRAM 미세화 과정에서 패턴 쓰러짐을 방지하는 10㎚ 이하 '초습식 현상' 기술과, 3D 낸드 고종횡비 식각 공정에서 발생하는 측벽 휨 현상을 억제하고 측벽 보호와 바닥면 식각 가속화가 가능한 펄스 바이어스 기술을 선보였다.
 이 CTO는 “도쿄일렉트론은 반도체 미세화, 이종 집적화, 그리고 AI 시대가 요구하는 에너지 효율성을 달성하기 위한 모든 공정 장비 솔루션을 완비하고 있다”며 “다가오는 AI 시대 반도체 기술 발전을 위해 산업계와 긴밀히 협력할 것”이라고 밝혔다.
 김영호 기자 lloydmind@etnews.com
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