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[IT뉴스]‘3D D램’ 주도권 잡기?···삼성전자 차세대 D램 ‘4F스퀘어’ 가닥

온카뱅크관리자

2026-09-17 11:27:25

<div id="layerTranslateNotice" style="display:none;"></div> 삼성, 1d D램 이후 9~8나노급 2~3개 세대 정도는 4F스퀘어로 대응 “주요 메모리 제조사 3D D램 도입 앞서 업체별 기술 전략 갈릴 것” 2030년 이후엔 3D D램 본격화···낸드처럼 100~200단 이상으로 발전 
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 <img alt="삼성전자가 차세대 D램의 셀 구조를 기존 '6F²(6F스퀘어)'에서 '4F²(4F스퀘어)'로 전환하는 방향으로 가닥을 잡은 것으로 관측된다. SK하이닉스, 마이크론, CXMT도 4F스퀘어와 3D D램을 포함한 차세대 셀 구조를 놓고 관련 기술을 개발 중인 것으로 전해진다. / 사진=챗GPT 생성형 AI 이미지" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/17/552777-a6ToU27/20260917112146263lree.jpg" data-org-width="960" dmcf-mid="GEMLLoMVLJ" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/17/552777-a6ToU27/20260917112146263lree.jpg" width="658">
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 삼성전자가 차세대 D램의 셀 구조를 기존 '6F²(6F스퀘어)'에서 '4F²(4F스퀘어)'로 전환하는 방향으로 가닥을 잡은 것으로 관측된다. SK하이닉스, 마이크론, CXMT도 4F스퀘어와 3D D램을 포함한 차세대 셀 구조를 놓고 관련 기술을 개발 중인 것으로 전해진다. / 사진=챗GPT 생성형 AI 이미지
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 [시사저널e=고명훈 기자] 삼성전자가 차세대 D램의 셀 구조를 기존 '6F²(6F스퀘어)'에서 '4F²(4F스퀘어)'로 전환하는 방향으로 가닥을 잡은 것으로 관측된다. 반도체 회로 선폭을 계속 줄이는 기존 미세화 방식이 한계에 가까워지면서, D램 셀 자체의 배치 구조를 바꿔 같은 면적에 더 많은 셀을 집적하려는 전략이다.
 업계에선 4F스퀘어가 기존 평면형 D램에서 본격적인 3차원(3D) D램으로 넘어가는 '징검다리' 역할을 할 것으로 보고 있다. 4F스퀘어 역시 2~3개 세대 이후에는 추가 미세화에 한계가 나타날 것으로 예상되면서, 2030년대에는 낸드플래시처럼 메모리 셀을 수직으로 쌓아 올리는 100단 이상의 3D D램 시대가 열릴 것이란 전망이 나온다.
 17일 시장조사업체 테크인사이츠에 따르면 현재 D램 반도체 시장 주류는 10나노급 5세대(1b) D램이 차지하는 것으로 파악된다. 삼성전자·SK하이닉스·마이크론 등 주요 메모리 3사가 10나노급 6세대(1c) D램 공정을 개발해 양산 중이며, 현재 DDR5 DIMM 등 서버용 제품을 중심으로 확대되고 있다.
 이처럼 반도체 D램은 미세 공정 로드맵에 따라 1x, 1y, 1z, 1a, 1b, 1c, 1d 등 순서로 개발되고 있다. 1a가 12~13나노급이면, 1c가 11나노급이고, 10나노급 7세대(1d) D램이 사실상 진정한 의미의 10나노 기술로 평가된다. 그 이후에는 한 자릿수 나노미터 시대인 0세대 계열(0a, 0b 등)로 진입하게 된다. 삼성전자와 SK하이닉스는 현재 각각 1d D램 개발을 추진해 이르면 연말부터 내년 초 사이 양산을 목표로 하고 있다.
 삼성전자·SK하이닉스는 1d D램까지 기존 6F스퀘어 구조를 유지하면서 극자외선(EUV) 적용 확대와 셀 구조 최적화 등을 통해 미세화를 이어갈 것으로 예상된다. 문제는 10나노 이상으로 가면서부터다. D램은 데이터를 전하 형태로 저장하는 커패시터가 필요하기 때문에 단순히 회로 선폭만 계속 좁히기 어려운 구조다. 셀의 크기가 줄어들수록 제한된 공간에 충분한 전하를 저장할 수 있는 커패시터를 구현하기가 어려워지고 공정 난도 역시 급격하게 높아진단 설명이다.
 이에 메모리 업체들은 단순히 선폭을 줄이는 스케일링에서 셀의 배치와 구조 자체를 바꾸는 방식으로 기술 방향을 틀고 있다. 대표적인 기술이 4F스퀘어다.
 4F스퀘어는 쉽게 말해 데이터를 저장하는 D램 셀 하나가 차지하는 바닥 면적을 기존보다 줄이는 기술이다. 여기서 'F(Feature size)'는 반도체 회로를 구성하는 최소 선폭을 기준으로 한 설계 단위를 의미한다.
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 현재 주로 사용되는 6F스퀘어 구조는 셀 하나를 배치하는 데 최소 선폭(F)을 기준으로 6배에 해당하는 면적이 필요한 반면, 4F스퀘어는 이를 4배 수준으로 줄이는 방식이다. 동일한 선폭이라면 이론적으로 셀 면적을 기존 대비 3분의 1가량 줄일 수 있어 같은 크기의 웨이퍼에 더 많은 메모리 셀을 집적할 수 있는 것이다.
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 <img alt="D램 기술은 기존 6F스퀘어에서 4F스퀘어, 3D D램 구조로 진화할 것으로 예상된다. / 자료=테크인사이츠, 이미지=챗GPT 생성형 AI 이미지  " class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/17/552777-a6ToU27/20260917112147599nfzz.jpg" data-org-width="960" dmcf-mid="Hg1uu71yRd" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/17/552777-a6ToU27/20260917112147599nfzz.jpg" width="658">
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 D램 기술은 기존 6F스퀘어에서 4F스퀘어, 3D D램 구조로 진화할 것으로 예상된다. / 자료=테크인사이츠, 이미지=챗GPT 생성형 AI 이미지  
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 테크인사이츠는 2026~2028년 1c·1d 세대에서는 6F스퀘어 구조를 유지한 뒤, 2028~2031년 0a·0b 세대에서는 9~8나노급 4F스퀘어와 버티컬 채널, 본디드 D램 등이 등장할 것으로 전망했다.
 최정동 테크인사이츠 부사장은 전날 수원에서 열린 'SEMI 회원사의 날 2026'에서 "2028~2029년에 본격적으로 나올 0a 노드가 D램 3사의 기술 전략이 갈리는 분기점이 될 전망"이라며, "삼성전자와 SK하이닉스, 마이크론은 지금까지 6F스퀘어 구조를 기반으로 공정 선폭을 줄이는 유사한 기술 로드맵을 걸어왔지만, 0a 이후부터는 4F스퀘어와 본디드 D램, 3D D램 등을 언제 어떤 방식으로 도입하느냐에 따라 업체별 기술 전략이 달라질 것"이라고 말했다.
 이어 "삼성전자와 SK하이닉스, 마이크론뿐 아니라 중국 CXMT도 4F스퀘어와 3D D램을 포함한 차세대 셀 구조를 놓고 관련 기술을 개발 중인 것으로 안다"고 덧붙였다.
 특히 삼성전자는 주요 메모리 업체 가운데 4F스퀘어 적용에 상대적으로 명확하게 방향성을 잡은 것으로 전해진다. 4F스퀘어에선 기존 평면 구조에서 셀이 차지하던 공간을 더욱 압축하기 위해 트랜지스터의 구조도 달라진다. 대표적인 기술이 수직 채널 트랜지스터(VCT)로, 기존에 웨이퍼 표면을 따라 수평 방향으로 구성하던 일부 구조를 수직 방향으로 세워 제한된 면적을 보다 효율적으로 활용하는 방식이다.
 여기에선 하이브리드 본딩도 핵심 기술로 거론된다. D램의 메모리 셀과 주변회로를 각각 별도의 웨이퍼 또는 영역에서 구현한 뒤 직접 연결하는 방식이다. 셀과 주변회로를 동일한 평면에 함께 배치해야 했던 기존 설계의 공간 제약을 완화할 수 있어 D램 집적도를 높이는 수단으로 개발되고 있다.
 최 부사장은 "3D D램이 완벽하게 성숙한 개발이 되기 전까지 2~3개 세대 정도는 4F스퀘어로 아마 가지 않을까 생각한다"며 "삼성전자에서는 이미 그렇게 결정을 한 것 같고, SK하이닉스와 마이크론도 아마 그렇게 결정할 것 같다"고 설명했다.
 4F스퀘어 기술을 거쳐 2030년 이후에는 D램을 위로 쌓는 3D D램 기술로 패러다임이 바뀔 것이란 전망이다. 낸드처럼 메모리 셀을 여러 층으로 수직 적층해 동일한 면적에서 저장 용량을 크게 늘리는 개념이다. 테크인사이츠는 2031~2035년 이후 3D D램 기술이 본격화할 경우 100~200단 이상의 다층 셀 구조로 발전할 것으로 내다봤다.
 최 부사장은 "현재 셀 크기와 바닥 면적을 기준으로 0a·0b 세대에서 3D D램을 구현하려면 최소 60~80단 수준이 필요하고, 기술 도입이 0c·0d까지 늦춰진다면 100단 이상 적층이 필요할 것"이라며, "지금까지는 1a·1b·1c·1d 등으로 이어지는 공정 미세화 경쟁이 중심이었다면, 3D D램 시대에는 낸드와 마찬가지로 얼마나 많은 셀을 수직으로 쌓으면서도 수율과 성능을 확보하느냐가 새로운 기술 경쟁의 핵심으로 부상할 가능성이 크다"고 말했다.
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